Çip Tasarımı Skill'i — RTL'den Tapeout'a kadar end-to-end pratik workflow. Verilog/SystemVerilog, açık kaynak EDA (OpenROAD, Yosys, OpenLane, Verilator), SKY130 PDK, RISC-V CPU tasarımı, FPGA prototyping ve tapeout süreçleri.
Bu repo, çip tasarımı konusunda kapsamlı bir pratik rehber sunar:
- RTL Tasarımı — Verilog, SystemVerilog, FSM, pipeline, CDC
- Simülasyon — Verilator, Icarus Verilog, UVM
- Sentez — Yosys (FPGA/ASIC), Design Compiler
- Physical Design — OpenROAD, OpenLane, floorplan, P&R
- Fiziksel Doğrulama — Magic DRC/LVS, Calibre
- RISC-V CPU — PicoRV32, CVA6, toolchain, Linux
- FPGA Prototyping — Vivado, Quartus, nextpnr
- Tapeout — SKY130, GF180MCU, Tiny Tapeout, ChipFoundry
# Ubuntu 22.04+
sudo apt install -y \
python3 python3-pip \
git make \
yosys verilator iverilog \
magic netgen \
klayout \
docker.io
# Veya sadece Python bağımlılıkları (script'ler için)
pip install -r requirements.txtgit clone https://github.com/The-OpenROAD-Project/OpenLane.git
cd OpenLane
make setup # PDK'ları indirir (~5GB)
make docker-buildchip-design/
├── README.md ← Bu dosya
├── LICENSE ← MIT lisansı
├── SKILL.md ← Hermes Agent skill formatı
├── requirements.txt ← Python bağımlılıkları
│
├── docs/ ← Ana dokümantasyon (çeviriler)
│
├── reference/ ← Araştırma metodolojisi
│ ├── methodology.md ← 8-fazlı araştırma boru hattı
│ ├── quality-gates.md ← Kalite standartları
│ ├── report-assembly.md ← Progressive generation
│ └── continuation.md ← Auto-continuation protocol
│
├── references/ ← Teknik referanslar
│ ├── rtl_examples.md ← Verilog/SystemVerilog örnek kodlar
│ ├── openlane_quickstart.md ← OpenLane kurulum ve kullanım
│ ├── riscv_development.md ← RISC-V toolchain, QEMU, OpenOCD
│ ├── source_library.md ← 46 güvenilir kaynak (URL + skor)
│ └── pdk_comparison_research.md ← SKY130 vs GF180MCU bulguları
│
├── scripts/ ← Python otomasyon script'leri
│ ├── chip_citation_manager.py ← SHA-256 source ID + manifest
│ ├── chip_verify_citations.py ← DOI/URL/hallucination checker
│ ├── chip_verify_claim_support.py ← Kanıt-iddia desteği doğrulama
│ ├── chip_extract_claims.py ← İddia çıkarma ve analiz
│ ├── chip_validate_report.py ← 9-kontrol kalite doğrulayıcı
│ ├── chip_verify_html.py ← HTML rapor doğrulama
│ ├── chip_md_to_html.py ← Markdown → McKinsey-style HTML
│ ├── chip_research_engine.py ← Araştırma motoru + state management
│ ├── chip_evidence_store.py ← JSONL kanıt yönetim sistemi
│ └── chip_source_evaluator.py ← Kaynak güvenilirlik puanlaması
│
├── schemas/ ← JSON Schema dosyaları
│ ├── claim.schema.json ← İddia yapısı
│ ├── evidence.schema.json ← Kanıt yapısı
│ ├── source.schema.json ← Kaynak yapısı
│ └── run_manifest.schema.json ← Run manifest yapısı
│
├── templates/
│ ├── report_template.md ← Araştırma raporu yapısı
│ └── mckinsey_report_template.html ← McKinsey-style HTML şablonu
│
└── tests/ ← Test suite
├── test_citation_manager.py
├── test_evidence_store.py
├── test_extract_claims.py
└── test_verify_html.py
# Verilator lint
verilator --lint-only --Wall design.sv
# Simülasyon + waveform
verilator --cc --exe --trace --build -j 0 top.sv tb_top.sv -o Vtop
./obj_dir/Vtop
gtkwave tb_top.vcdyosys -p "read_verilog rtl.v; synth -top top; stat"cd OpenLane
cp designs/spm/config.tcl designs/my_chip/config.tcl
# config.tcl düzenle: DESIGN_NAME, CLOCK_PORT, CLOCK_PERIOD
./flow.tcl -design my_chip -tag run_001
# Sonuçlar
ls designs/my_chip/runs/run_001/results/final/# Araştırma run başlat
python scripts/chip_citation_manager.py init-run \
--out-dir ./sky130_research \
--query "SKY130 tapeout" --mode deep
# Citation doğrulama
python scripts/chip_verify_citations.py --report rapor.md --strict
# Kalite doğrulama
python scripts/chip_validate_report.py --report rapor.md
# Markdown → HTML
python scripts/chip_md_to_html.py rapor.md --output rapor.html --title "SKY130"
# Kaynak güvenilirlik
python scripts/chip_source_evaluator.py --eval \
--url "https://skywater-pdk.readthedocs.io" \
--title "SkyWater PDK Docs" --year 2025Zorunlu bölümler:
1. Executive Summary ← Kısa özet (≤200 kelime)
2. Introduction ← Bağlam ve hedef
3. Methodology ← Kullanılan yöntem
4. [Ana içerik bölümleri]
5. Limitations ← Sınırlılıklar ve belirsizlikler
6. Bibliography ← [1], [2], [3] formatında kaynaklar
Önemli: Bölüm isimleri İngilizce olmalı. Bibliography = ## Bibliography, Kaynaklar değil!
| Domain | Konular |
|---|---|
RTL |
Verilog, SystemVerilog, FSM, pipeline, CDC |
EDA |
OpenROAD, OpenLane, Yosys, synthesis |
PDK |
SKY130, GF180MCU, DRC/LVS |
VERIFICATION |
Verilator, Icarus, formal, simulation |
ARCHITECTURE |
RISC-V, ISA, pipeline hazards |
PHYSICAL_DESIGN |
P&R, floorplanning, placement |
TIMING |
STA, slack, clock tree |
POWER |
Dynamic/leakage power, rail analysis |
| Kaynak | Skor | Kullanım |
|---|---|---|
| Zero to ASIC | ⭐ 4.8 | OpenLane + SKY130 + tapeout |
| ChipVerify | ⭐ 4.7 | Verilog/SystemVerilog/UVM |
| MIT 6.004 | ⭐ 4.6 | Teorik temel |
| RISC-V Specs | ⭐ 5.0 | ISA referansı |
| Clifford Wolf | ⭐ 4.8 | Yosys, formal verification |
| Cliff Cummings Papers | ⭐ 4.8 | RTL best practices, CDC |
Tüm kaynaklar: references/source_library.md
# Script syntax check
python -m py_compile scripts/*.py
# Test suite
pip install pytest
python -m pytest tests/ -v- Fork → Feature branch → PR aç
- Yeni kaynak eklemek için
references/source_library.md'ye ekle - Script değişiklikleri için test ekle
- Dokümantasyon Türkçe veya İngilizce olabilir
Detaylı katkı rehberi: CONTRIBUTING.md
MIT — Ticari kullanım dahil tamamen özgür. Bkz. LICENSE.
| Sürüm | Tarih | Değişiklikler |
|---|---|---|
| 2.0.1 | 2026-05-06 | extract-evidence, citation verify, HTML validator |
| 2.0.0 | 2026-05-06 | Deep-research port, tüm eksikler tamamlandı |
| 1.0.0 | 2026-05-05 | İlk sürüm |