CPU.circ

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      <a name="facing" val="north"/>
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    <tool name="Tunnel">
      <a name="facing" val="east"/>
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      <a name="facing" val="south"/>
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  <lib desc="#Gates" name="1">
    <tool name="OR Gate">
      <a name="facing" val="north"/>
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    <tool name="ROM">
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
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  <lib desc="#Base" name="6">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
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  <mappings>
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    <tool lib="6" map="Button3" name="Menu Tool"/>
    <tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="6" name="Poke Tool"/>
    <tool lib="6" name="Edit Tool"/>
    <tool lib="6" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
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    <tool lib="0" name="Pin">
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    </tool>
    <tool lib="0" name="Pin">
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      <a name="labelloc" val="east"/>
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  <circuit name="stepper">
    <a name="circuit" val="stepper"/>
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      <text font-family="SansSerif" font-size="12" text-anchor="middle" x="109" y="40">rst</text>
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    <comp lib="0" loc="(790,580)" name="Pin">
      <a name="facing" val="north"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
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    <comp lib="0" loc="(230,580)" name="Pin">
      <a name="facing" val="north"/>
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      <a name="labelloc" val="east"/>
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    <comp lib="0" loc="(550,580)" name="Pin">
      <a name="facing" val="north"/>
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      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="0" loc="(950,580)" name="Pin">
      <a name="facing" val="north"/>
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      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="4" loc="(620,350)" name="D Flip-Flop"/>
    <comp lib="4" loc="(1020,350)" name="D Flip-Flop"/>
    <comp lib="0" loc="(710,580)" name="Pin">
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      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="1" loc="(70,630)" name="NOR Gate">
      <a name="facing" val="west"/>
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    </comp>
    <comp lib="4" loc="(300,350)" name="D Flip-Flop"/>
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      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(70,310)" name="Pin">
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    </comp>
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      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="0" loc="(390,580)" name="Pin">
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      <a name="output" val="true"/>
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      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </comp>
    <comp lib="4" loc="(780,350)" name="D Flip-Flop"/>
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    <wire from="(1360,1010)" to="(1390,1010)"/>
    <wire from="(50,1320)" to="(60,1320)"/>
    <comp lib="1" loc="(1020,2980)" name="AND Gate"/>
    <comp lib="4" loc="(1350,1770)" name="Register">
      <a name="label" val="D"/>
    </comp>
    <comp lib="0" loc="(570,2800)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_set_id"/>
    </comp>
    <comp lib="0" loc="(480,1820)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="set"/>
    </comp>
    <comp lib="0" loc="(220,310)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="pc_inc"/>
    </comp>
    <comp lib="0" loc="(1860,630)" name="Tunnel">
      <a name="label" val="a_set"/>
    </comp>
    <comp lib="0" loc="(110,160)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="pc_inc"/>
    </comp>
    <comp lib="0" loc="(240,1580)" name="Pull Resistor">
      <a name="facing" val="east"/>
    </comp>
    <comp lib="0" loc="(460,890)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="st1"/>
    </comp>
    <comp lib="1" loc="(80,1350)" name="AND Gate">
      <a name="facing" val="west"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1020,430)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="l_ena"/>
    </comp>
    <comp lib="0" loc="(280,1700)" name="Splitter">
      <a name="incoming" val="7"/>
      <a name="appear" val="right"/>
      <a name="bit1" val="0"/>
      <a name="bit2" val="0"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="1"/>
      <a name="bit6" val="1"/>
    </comp>
    <comp lib="0" loc="(1410,610)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="alu_out_ena"/>
    </comp>
    <comp lib="0" loc="(400,670)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st2"/>
    </comp>
    <comp lib="0" loc="(1460,1760)" name="Pull Resistor">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(400,760)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st5"/>
    </comp>
    <comp lib="4" loc="(1360,1520)" name="Register">
      <a name="label" val="C"/>
    </comp>
    <comp lib="2" loc="(300,3010)" name="Decoder">
      <a name="selloc" val="tr"/>
      <a name="select" val="5"/>
      <a name="disabled" val="0"/>
    </comp>
    <comp lib="0" loc="(1860,730)" name="Tunnel">
      <a name="label" val="l_set"/>
    </comp>
    <comp lib="0" loc="(1420,900)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="1" loc="(80,1230)" name="AND Gate">
      <a name="facing" val="west"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(950,1540)" name="Tunnel">
      <a name="label" val="ira_set"/>
    </comp>
    <comp lib="1" loc="(580,1820)" name="AND Gate"/>
    <comp lib="4" loc="(1060,640)" name="Register">
      <a name="label" val="tmp"/>
    </comp>
    <comp lib="1" loc="(210,1070)" name="OR Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(660,2660)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="load_instrukce_ram"/>
    </comp>
    <comp lib="4" loc="(1250,330)" name="Register"/>
    <comp lib="0" loc="(980,430)" name="Ground"/>
    <comp lib="0" loc="(280,640)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="set"/>
    </comp>
    <comp lib="0" loc="(270,430)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(1370,1350)" name="Pull Resistor">
      <a name="facing" val="east"/>
    </comp>
    <comp lib="0" loc="(730,120)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="ir"/>
    </comp>
    <comp lib="0" loc="(1480,430)" name="Ground"/>
    <comp lib="0" loc="(700,3090)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="set"/>
    </comp>
    <comp lib="0" loc="(950,2720)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="0" loc="(1410,1340)" name="Tunnel">
      <a name="label" val="b_set"/>
    </comp>
    <comp lib="0" loc="(1380,1090)" name="Pull Resistor">
      <a name="facing" val="east"/>
    </comp>
    <comp lib="0" loc="(260,3480)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="flag_zero"/>
    </comp>
    <comp lib="0" loc="(610,1750)" name="Tunnel">
      <a name="width" val="4"/>
      <a name="label" val="alu_sel"/>
    </comp>
    <comp lib="0" loc="(910,1990)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_set_id"/>
    </comp>
    <comp lib="1" loc="(100,2170)" name="Buffer">
      <a name="facing" val="west"/>
      <a name="width" val="6"/>
    </comp>
    <comp lib="1" loc="(210,130)" name="Controlled Buffer">
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(1390,320)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="ram_set"/>
    </comp>
    <comp lib="0" loc="(360,1500)" name="Tunnel">
      <a name="label" val="st1"/>
    </comp>
    <comp lib="1" loc="(410,2210)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(1720,1020)" name="Probe">
      <a name="facing" val="west"/>
      <a name="radix" val="10unsigned"/>
    </comp>
    <comp lib="0" loc="(1860,970)" name="Tunnel">
      <a name="label" val="l_ena"/>
    </comp>
    <comp lib="2" loc="(310,2380)" name="Decoder">
      <a name="selloc" val="tr"/>
      <a name="select" val="2"/>
      <a name="disabled" val="0"/>
    </comp>
    <comp lib="0" loc="(780,240)" name="Tunnel">
      <a name="label" val="ir_set"/>
    </comp>
    <comp lib="0" loc="(1860,710)" name="Tunnel">
      <a name="label" val="h_set"/>
    </comp>
    <comp lib="0" loc="(170,370)" name="Pin">
      <a name="facing" val="south"/>
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="4" loc="(570,120)" name="ROM">
      <a name="contents">addr/data: 8 8
d0 5 d1 0 d2 1 98 82
41 8a 90 83 58 e1 6
</a>
    </comp>
    <comp lib="4" loc="(320,140)" name="Register"/>
    <comp lib="0" loc="(570,1310)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="alu_instrukce"/>
    </comp>
    <comp lib="1" loc="(1280,2230)" name="OR Gate">
      <a name="inputs" val="7"/>
    </comp>
    <comp lib="1" loc="(1410,1190)" name="Controlled Buffer">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(1010,500)" name="Pull Resistor">
      <a name="facing" val="east"/>
    </comp>
    <comp lib="0" loc="(80,810)" name="Clock"/>
    <comp lib="1" loc="(470,480)" name="OR Gate">
      <a name="facing" val="south"/>
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(820,1300)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(470,2200)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_set_id"/>
    </comp>
    <comp lib="2" loc="(1730,950)" name="Decoder">
      <a name="select" val="3"/>
      <a name="disabled" val="0"/>
    </comp>
    <comp lib="0" loc="(1440,1540)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="c_ena"/>
    </comp>
    <comp lib="0" loc="(1450,1000)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="a_ena"/>
    </comp>
    <comp lib="0" loc="(100,1620)" name="Splitter">
      <a name="incoming" val="8"/>
      <a name="appear" val="right"/>
      <a name="bit0" val="1"/>
      <a name="bit2" val="1"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="1"/>
      <a name="bit6" val="1"/>
      <a name="bit7" val="0"/>
    </comp>
    <comp lib="1" loc="(1340,2130)" name="OR Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1390,1700)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="1" loc="(690,2450)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="1" loc="(1390,370)" name="OR Gate">
      <a name="facing" val="north"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(460,940)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="st2"/>
    </comp>
    <comp lib="2" loc="(1730,710)" name="Decoder">
      <a name="select" val="3"/>
      <a name="disabled" val="0"/>
    </comp>
    <comp lib="0" loc="(390,2010)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st4"/>
    </comp>
    <comp lib="0" loc="(50,1320)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="hl_ena"/>
    </comp>
    <comp lib="0" loc="(1390,1300)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(690,2920)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_ena_id"/>
    </comp>
    <comp lib="1" loc="(920,3370)" name="AND Gate"/>
    <comp lib="0" loc="(740,2010)" name="Constant">
      <a name="width" val="3"/>
      <a name="value" val="0x0"/>
    </comp>
    <comp lib="0" loc="(730,1710)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_ena_id"/>
    </comp>
    <comp lib="0" loc="(590,1520)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="imm_load_instrukce"/>
    </comp>
    <comp lib="1" loc="(520,2150)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(480,1850)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st2"/>
    </comp>
    <comp lib="0" loc="(1040,540)" name="Probe">
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(1040,690)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="alu_tmp_set"/>
    </comp>
    <comp lib="1" loc="(620,1710)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="1" loc="(790,2010)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(1330,560)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="alu_out"/>
    </comp>
    <comp lib="0" loc="(450,400)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(1450,120)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="0" loc="(160,280)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
      <a name="label" val="pc_jmp"/>
    </comp>
    <comp lib="0" loc="(930,2990)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="0" loc="(1690,960)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="reg_ena"/>
    </comp>
    <comp lib="0" loc="(300,2090)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="mov_reg_reg_instrukce"/>
    </comp>
    <comp lib="0" loc="(1860,950)" name="Tunnel">
      <a name="label" val="h_ena"/>
    </comp>
    <comp lib="0" loc="(730,240)" name="Pull Resistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(620,1600)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="st2"/>
    </comp>
    <comp lib="1" loc="(90,1140)" name="AND Gate">
      <a name="facing" val="west"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1080,670)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(400,790)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st6"/>
    </comp>
    <comp lib="0" loc="(1380,1830)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="1" loc="(480,2000)" name="AND Gate"/>
    <comp lib="0" loc="(1480,740)" name="Tunnel">
      <a name="label" val="flag_zero"/>
    </comp>
    <comp lib="0" loc="(240,640)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="ena"/>
    </comp>
    <comp lib="0" loc="(60,1140)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="pc_ena"/>
    </comp>
    <comp lib="0" loc="(780,2530)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st4"/>
    </comp>
    <comp lib="0" loc="(1860,670)" name="Tunnel">
      <a name="label" val="c_set"/>
    </comp>
    <comp lib="0" loc="(870,130)" name="Tunnel">
      <a name="label" val="ira_set"/>
    </comp>
    <comp lib="0" loc="(100,2290)" name="Splitter">
      <a name="incoming" val="6"/>
      <a name="appear" val="right"/>
      <a name="bit0" val="1"/>
      <a name="bit2" val="1"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="0"/>
    </comp>
    <comp lib="0" loc="(740,1970)" name="Constant">
      <a name="width" val="3"/>
      <a name="value" val="0x0"/>
    </comp>
    <comp lib="1" loc="(700,1060)" name="OR Gate"/>
    <comp lib="6" loc="(456,72)" name="Text">
      <a name="text" val="fibonacci"/>
    </comp>
    <comp lib="0" loc="(450,1090)" name="Tunnel">
      <a name="label" val="imm_load_instrukce_inc"/>
    </comp>
    <comp lib="0" loc="(450,1040)" name="Tunnel">
      <a name="label" val="jnz_instrukce_inc"/>
    </comp>
    <comp lib="0" loc="(1680,750)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="3"/>
      <a name="label" val="reg_set_id"/>
    </comp>
    <comp lib="0" loc="(1230,480)" name="Probe">
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(260,250)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="pc_set"/>
    </comp>
    <comp lib="4" loc="(800,50)" name="Register"/>
    <comp lib="1" loc="(220,1500)" name="NOT Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(1860,910)" name="Tunnel">
      <a name="label" val="c_ena"/>
    </comp>
    <comp lib="0" loc="(240,2200)" name="Probe">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(630,1820)" name="Tunnel">
      <a name="label" val="alu_tmp_set"/>
    </comp>
    <comp lib="0" loc="(480,1920)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="0" loc="(1860,930)" name="Tunnel">
      <a name="label" val="d_ena"/>
    </comp>
    <comp lib="0" loc="(1370,1630)" name="Pull Resistor">
      <a name="facing" val="east"/>
    </comp>
    <comp lib="0" loc="(820,2760)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="ram_ena"/>
    </comp>
    <comp lib="0" loc="(310,240)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="rst"/>
    </comp>
    <comp lib="1" loc="(860,3070)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1410,790)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(820,2450)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_set_id"/>
    </comp>
    <comp lib="6" loc="(685,91)" name="Text">
      <a name="text" val="IR"/>
    </comp>
    <comp lib="0" loc="(100,1460)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="width" val="8"/>
      <a name="label" val="ir"/>
    </comp>
    <comp lib="1" loc="(640,1900)" name="AND Gate"/>
    <comp lib="0" loc="(870,100)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(1000,640)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="0" loc="(1470,1230)" name="Pull Resistor">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(870,1170)" name="Tunnel">
      <a name="label" val="ir_set"/>
    </comp>
    <comp lib="1" loc="(560,1750)" name="Controlled Buffer">
      <a name="width" val="4"/>
      <a name="control" val="left"/>
    </comp>
    <comp loc="(470,550)" name="stepper"/>
    <comp lib="0" loc="(1300,1080)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="alu_out_ena"/>
    </comp>
    <comp lib="0" loc="(1720,780)" name="Probe">
      <a name="facing" val="west"/>
      <a name="radix" val="10unsigned"/>
    </comp>
    <comp lib="0" loc="(1300,530)" name="Probe">
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(1010,580)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="1" loc="(870,2520)" name="AND Gate"/>
    <comp lib="0" loc="(1370,180)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="1" loc="(610,2920)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="1" loc="(820,1040)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="1" loc="(820,2420)" name="Controlled Buffer">
      <a name="width" val="8"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="1" loc="(90,1070)" name="AND Gate">
      <a name="facing" val="west"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1190,330)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="0" loc="(1410,1620)" name="Tunnel">
      <a name="label" val="c_set"/>
    </comp>
    <comp lib="1" loc="(830,1560)" name="OR Gate"/>
    <comp lib="1" loc="(250,2880)" name="AND Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="0" loc="(510,1190)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="imm_jmp_instrukce_inc"/>
    </comp>
    <comp lib="4" loc="(1050,290)" name="Register"/>
    <comp lib="0" loc="(860,2410)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="1" loc="(930,1540)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(630,3460)" name="Tunnel">
      <a name="label" val="jnz_instrukce_inc"/>
    </comp>
    <comp lib="1" loc="(540,2410)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(170,440)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(1090,960)" name="Probe">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="1" loc="(370,140)" name="Controlled Buffer">
      <a name="width" val="8"/>
    </comp>
    <comp lib="1" loc="(500,2640)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(780,210)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="1" loc="(500,2800)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(600,3320)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="ira"/>
    </comp>
    <comp lib="0" loc="(1470,960)" name="Pull Resistor">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(870,1040)" name="Tunnel">
      <a name="label" val="pc_set"/>
    </comp>
    <comp lib="3" loc="(90,120)" name="Adder"/>
    <comp lib="1" loc="(700,1450)" name="OR Gate"/>
    <comp lib="1" loc="(840,3540)" name="AND Gate"/>
    <comp lib="0" loc="(540,350)" name="Pull Resistor">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(860,1300)" name="Tunnel">
      <a name="label" val="reg_set"/>
    </comp>
    <comp lib="1" loc="(200,1340)" name="OR Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="1" loc="(830,1430)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1400,1040)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="1" loc="(1400,250)" name="OR Gate">
      <a name="facing" val="north"/>
      <a name="size" val="30"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1860,650)" name="Tunnel">
      <a name="label" val="b_set"/>
    </comp>
    <comp lib="0" loc="(560,2150)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_ena_id"/>
    </comp>
    <comp lib="0" loc="(1400,1870)" name="Tunnel">
      <a name="label" val="d_set"/>
    </comp>
    <comp lib="0" loc="(720,910)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="set"/>
    </comp>
    <comp lib="0" loc="(400,730)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st4"/>
    </comp>
    <comp lib="1" loc="(660,3320)" name="Controlled Buffer">
      <a name="width" val="8"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(1140,470)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="width" val="4"/>
      <a name="label" val="alu_sel"/>
    </comp>
    <comp lib="2" loc="(230,210)" name="Multiplexer">
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(400,700)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="4" loc="(1360,110)" name="RAM">
      <a name="addrWidth" val="16"/>
      <a name="bus" val="asynch"/>
    </comp>
    <comp lib="0" loc="(780,2640)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="1" loc="(220,260)" name="NOT Gate">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(1400,1170)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="0" loc="(1230,1020)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
      <a name="label" val="alu_out"/>
    </comp>
    <comp lib="0" loc="(190,2340)" name="Splitter">
      <a name="incoming" val="5"/>
      <a name="appear" val="right"/>
      <a name="bit1" val="0"/>
      <a name="bit2" val="0"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
    </comp>
    <comp lib="0" loc="(570,1340)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="mov_reg_reg_instrukce"/>
    </comp>
    <comp lib="1" loc="(710,1320)" name="OR Gate"/>
    <comp lib="1" loc="(1110,280)" name="Controlled Buffer">
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(1410,60)" name="Probe">
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(60,1070)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="pc_inc"/>
    </comp>
    <comp lib="0" loc="(1230,370)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="h_set"/>
    </comp>
    <comp lib="4" loc="(1390,740)" name="D Flip-Flop"/>
    <comp lib="0" loc="(190,910)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="ena"/>
    </comp>
    <comp lib="0" loc="(60,1230)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="reg_ena"/>
    </comp>
    <comp lib="0" loc="(760,2420)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="ira"/>
    </comp>
    <comp lib="0" loc="(740,3310)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="pc_jmp"/>
    </comp>
    <comp lib="0" loc="(480,190)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="rom_ena"/>
    </comp>
    <comp lib="7" loc="(1260,620)" name="8bit_ALU"/>
    <comp lib="0" loc="(630,2520)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="imm_load_instrukce"/>
    </comp>
    <comp lib="1" loc="(1310,320)" name="Controlled Buffer">
      <a name="width" val="8"/>
    </comp>
    <comp lib="1" loc="(710,1190)" name="OR Gate"/>
    <comp lib="1" loc="(580,3460)" name="Controlled Inverter">
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(270,2140)" name="Splitter">
      <a name="incoming" val="6"/>
      <a name="appear" val="right"/>
      <a name="bit1" val="0"/>
      <a name="bit2" val="0"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="1"/>
    </comp>
    <comp lib="4" loc="(1370,980)" name="Register">
      <a name="label" val="A"/>
    </comp>
    <comp lib="0" loc="(590,2250)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="1" loc="(210,1140)" name="OR Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="1" loc="(680,2240)" name="AND Gate"/>
    <comp lib="4" loc="(1360,1240)" name="Register">
      <a name="label" val="B"/>
    </comp>
    <comp lib="0" loc="(1410,2120)" name="Tunnel">
      <a name="label" val="next_cycle"/>
    </comp>
    <comp lib="1" loc="(540,2860)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1860,890)" name="Tunnel">
      <a name="label" val="b_ena"/>
    </comp>
    <comp lib="0" loc="(400,640)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st1"/>
    </comp>
    <comp lib="1" loc="(1040,360)" name="OR Gate">
      <a name="facing" val="north"/>
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1590,290)" name="Pull Resistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(1480,680)" name="Tunnel">
      <a name="label" val="flag_carry"/>
    </comp>
    <comp lib="0" loc="(990,290)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="1" loc="(520,3110)" name="OR Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1340,300)" name="Pull Resistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(470,980)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="0" loc="(1210,490)" name="Pull Resistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(450,2170)" name="Probe">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="4" loc="(1390,680)" name="D Flip-Flop"/>
    <comp lib="0" loc="(900,310)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="l_set"/>
    </comp>
    <comp lib="0" loc="(560,3240)" name="Tunnel">
      <a name="label" val="imm_jmp_instrukce_inc"/>
    </comp>
    <comp lib="0" loc="(450,2120)" name="Probe">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(120,2070)" name="Splitter">
      <a name="incoming" val="7"/>
      <a name="appear" val="right"/>
      <a name="bit0" val="1"/>
      <a name="bit2" val="1"/>
      <a name="bit3" val="1"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="1"/>
      <a name="bit6" val="0"/>
    </comp>
    <comp lib="0" loc="(630,2730)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="load_instrukce_ram_set_id"/>
    </comp>
    <comp lib="0" loc="(1410,440)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="h_ena"/>
    </comp>
    <comp lib="0" loc="(500,340)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="next_cycle"/>
    </comp>
    <comp lib="0" loc="(1110,710)" name="Pull Resistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(1270,430)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="hl_ena"/>
    </comp>
    <comp lib="0" loc="(590,1280)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="load_instrukce_ram_set_id"/>
    </comp>
    <comp lib="1" loc="(100,1760)" name="Buffer">
      <a name="facing" val="west"/>
      <a name="width" val="7"/>
    </comp>
    <comp lib="1" loc="(1040,2710)" name="AND Gate"/>
    <comp lib="1" loc="(250,2280)" name="AND Gate">
      <a name="inputs" val="3"/>
      <a name="negate2" val="true"/>
    </comp>
    <comp lib="0" loc="(230,50)" name="Probe">
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(870,1430)" name="Tunnel">
      <a name="label" val="alu_out_ena"/>
    </comp>
    <comp lib="0" loc="(1360,1880)" name="Pull Resistor">
      <a name="facing" val="east"/>
    </comp>
    <comp lib="0" loc="(1440,1260)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="b_ena"/>
    </comp>
    <comp lib="1" loc="(1420,930)" name="Controlled Buffer">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(650,3020)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="write_instrukce_ram"/>
    </comp>
    <comp lib="0" loc="(1430,1790)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="d_ena"/>
    </comp>
    <comp lib="0" loc="(280,1410)" name="Tunnel">
      <a name="label" val="load_instrukce_ram"/>
    </comp>
    <comp lib="0" loc="(950,2600)" name="Tunnel">
      <a name="label" val="imm_load_instrukce_inc"/>
    </comp>
    <comp lib="0" loc="(750,3550)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st3"/>
    </comp>
    <comp lib="0" loc="(20,130)" name="Constant">
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(380,260)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="pc_ena"/>
    </comp>
    <comp lib="1" loc="(370,3460)" name="AND Gate">
      <a name="inputs" val="2"/>
      <a name="negate1" val="true"/>
    </comp>
    <comp lib="0" loc="(870,3500)" name="Pull Resistor">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(910,3070)" name="Tunnel">
      <a name="label" val="ram_set"/>
    </comp>
    <comp lib="0" loc="(290,1370)" name="Tunnel">
      <a name="label" val="write_instrukce_ram"/>
    </comp>
    <comp lib="0" loc="(1490,320)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="ram_ena"/>
    </comp>
    <comp lib="1" loc="(1400,1720)" name="Controlled Buffer">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(1860,870)" name="Tunnel">
      <a name="label" val="a_ena"/>
    </comp>
    <comp lib="0" loc="(1670,720)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="reg_set"/>
    </comp>
    <comp lib="1" loc="(810,1170)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(1400,1080)" name="Tunnel">
      <a name="label" val="a_set"/>
    </comp>
    <comp lib="1" loc="(140,1520)" name="Controlled Buffer">
      <a name="facing" val="south"/>
      <a name="width" val="8"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="1" loc="(790,1970)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="2" loc="(1290,980)" name="Multiplexer">
      <a name="width" val="8"/>
    </comp>
    <comp lib="4" loc="(700,120)" name="Register"/>
    <comp lib="0" loc="(1400,1450)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="0" loc="(860,1960)" name="Tunnel">
      <a name="width" val="3"/>
      <a name="label" val="reg_ena_id"/>
    </comp>
    <comp lib="0" loc="(1170,550)" name="Power"/>
    <comp lib="0" loc="(1390,1580)" name="Tunnel">
      <a name="label" val="rst"/>
    </comp>
    <comp lib="0" loc="(1150,860)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="8"/>
      <a name="label" val="bus"/>
    </comp>
    <comp lib="1" loc="(870,2630)" name="AND Gate"/>
    <comp lib="0" loc="(830,3380)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st4"/>
    </comp>
    <comp lib="1" loc="(280,1630)" name="NOT Gate"/>
    <comp lib="1" loc="(560,1710)" name="Controlled Buffer">
      <a name="width" val="3"/>
      <a name="control" val="left"/>
    </comp>
    <comp lib="0" loc="(400,820)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="st7"/>
    </comp>
    <comp lib="1" loc="(1220,2120)" name="OR Gate"/>
    <comp lib="6" loc="(1208,2074)" name="Text">
      <a name="text" val="Ten jeden nebudu přepojovat xd"/>
    </comp>
    <comp loc="(290,560)" name="enable_set"/>
    <comp lib="0" loc="(730,1880)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="alu_instrukce"/>
    </comp>
    <comp lib="0" loc="(820,130)" name="Pull Resistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(1860,690)" name="Tunnel">
      <a name="label" val="d_set"/>
    </comp>
    <comp lib="1" loc="(1410,1470)" name="Controlled Buffer">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(1470,1510)" name="Pull Resistor">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(1690,990)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="width" val="3"/>
      <a name="label" val="reg_ena_id"/>
    </comp>
    <comp lib="0" loc="(1190,140)" name="Splitter">
      <a name="facing" val="west"/>
      <a name="incoming" val="16"/>
      <a name="bit1" val="0"/>
      <a name="bit2" val="0"/>
      <a name="bit3" val="0"/>
      <a name="bit4" val="0"/>
      <a name="bit5" val="0"/>
      <a name="bit6" val="0"/>
      <a name="bit7" val="0"/>
      <a name="bit8" val="1"/>
      <a name="bit9" val="1"/>
      <a name="bit10" val="1"/>
      <a name="bit11" val="1"/>
      <a name="bit12" val="1"/>
      <a name="bit13" val="1"/>
      <a name="bit14" val="1"/>
      <a name="bit15" val="1"/>
    </comp>
    <comp lib="1" loc="(210,1250)" name="OR Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(810,50)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="ira"/>
    </comp>
    <comp lib="1" loc="(260,2060)" name="AND Gate">
      <a name="inputs" val="2"/>
      <a name="negate1" val="true"/>
    </comp>
  </circuit>
</project>